Verilog ja VHDL
Verilog ja VHDL ovat laitteiston kuvauskielet, joita käytetään elektronisten sirujen ohjelmien kirjoittamiseen. Näitä kieliä käytetään elektronisissa laitteissa, joissa ei ole tietokoneen perusarkkitehtuuria. VHDL on vanhempi näistä kahdesta, ja se perustuu Adaan ja Pascaliin, mikä perii ominaisuuksia molemmilta kieliltä. Verilog on suhteellisen uusi, ja se noudattaa C-ohjelmointikielen koodausmenetelmiä.
VHDL on voimakkaasti kirjoitettu kieli, ja skriptit, joita ei ole tyypillisesti kirjoitettu, eivät voi kääntää. Voimakkaasti kirjoitettu kieli kuten VHDL ei salli sekoittumista tai muuttujien toimintaa eri luokkiin. Verilog käyttää heikkoa kirjoittamista, mikä on voimakkaasti kirjoitetun kielen vastakohta. Toinen ero on asiaherkkyys. Verilog on erottuva ja ei tunnista muuttujaa, jos käytetty tapaus ei ole sama kuin aiemmin. Toisaalta VHDL ei ole erottuva kirjainkoko, ja käyttäjät voivat vapaasti muuttaa tapausta, kunhan nimissä olevat merkit ja tilaus pysyvät samana.
Verilogia on yleensä helpompi oppia kuin VHDL. Tämä johtuu osittain C-ohjelmointikielen suosiosta, jolloin useimmat ohjelmoijat tuntevat Verilogissa käytettävät yleissopimukset. VHDL on hieman vaikeampi oppia ja ohjelmoida.
VHDL: llä on se etu, että sillä on paljon enemmän rakenteita, jotka auttavat korkean tason mallinnuksessa, ja se heijastaa ohjelmoitavan laitteen todellista toimintaa. Monimutkaiset tietotyypit ja paketit ovat erittäin toivottavia ohjelmoida suuria ja monimutkaisia järjestelmiä, joilla voi olla paljon toiminnallisia osia. Verilogilla ei ole pakettien käsitettä, ja kaikki ohjelmointi on tehtävä yksinkertaisilla datatyypeillä, jotka ohjelmoija toimittaa.
Lopuksi Verilogilla ei ole ohjelmistojen ohjelmointikielten kirjastonhallintaa. Tämä tarkoittaa sitä, että Verilog ei salli ohjelmoijien laittaa tarvittavia moduuleja erillisiin tiedostoihin, joita kutsutaan kokoamisen aikana. Verilogin suuret projektit saattavat päätyä suureen ja vaikeasti jäljitettävään tiedostoon.
Yhteenveto:
1. Verilog perustuu C: hen, kun taas VHDL perustuu Pascal ja Ada.
2. Toisin kuin Verilog, VHDL on voimakkaasti kirjoitettu.
3. Ulike VHDL, Verilog erottelee kirjainkoon.
4. Verilog on helpompi oppia verrattuna VHDL.
5. Verilogilla on hyvin yksinkertaiset tietotyypit, kun taas VHDL: n avulla käyttäjät voivat luoda monimutkaisempia tietotyyppejä.
6. Verilogilla ei ole kirjaston hallintaa, kuten VHDL: n hallintaa.
